求能实现占空比50%的5M和50M分频器的VHDL程序语言~

不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

输入端为：xor_en：异或使能，a和b：异或输入；输出端为：c：异或输出。当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。其VHDL语言略。2分频（触发器）的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

现在这个程序输出10kHz。如果你要100kHz，那么就把prescaler减少到500.。基本上是用50MHz的时钟计算，然后prescaler加法运算的速度就是50MHz。但是只有到prescaler加到一定程度的时候才触发输出信号。下面的这段代码输出10kHzPWM信号，占空比50%。我直接在这里写的，有错别怪我。

设计个计数器，以T=n为周期，到n后重新从0开始计数，同时产生脉冲，使输出PWM的管脚电平取反。在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。d/n就是占空比，n固定，改变d就可以改变占空比，分辨率为1/n。给个参考思路吧。。很久没用VHDL了，不能编出现成的了。

奇数分频电路!要求占空比为50%。比如3分频,5分频……

1、上面是JK，下是面是D，这个是三分频，五分频没研究过，应该差不多的。

2、占空比50%的奇数分频：可以通过构建两个分别用上升沿和下降沿触发的计数器，然后将两个计数器的输出进行逻辑运算得到占空比为50%的分频时钟。小数/分数分频 小数分频可以转化为特定分频比电路设计问题。

3、以后要写几千分频都这样写。最后分出假设就是10Msignal clk10MHZ ：std_logic； beginprocess（clk，rst）variable cnt：integer：=0；if rst=0 then 清零，这个应该会写吧elsif clk上升沿来临 then （用rising_edge（clk）简单代码短点儿。。

4、利用194来设计奇数或偶数型的计数器，可以用反馈移位的方法来设计，具体可以见西安电子科技大学出版社，杨颂华编的数字电子技术基础，第七章关于74LS194的部分 。设计时请注意能否自启动的问题。分频器和计数器有本质联系，比如把输入信号作为模4计数器的时钟信号，那么计数器的输出就可以将输入信号4分频。

用74LS161计数器构成占空比为50%的6、10、30分频电路图怎么画,求高手啊...

利有预置功能，将计数值平均分布在8和=8的两边，就可得到占空比50%的效果。如10分频，预置设成3，计数为3 4 5 6 7，8 9 1011 12，则Q4就会一半低一半高的电平。

用两个计数器74LS161设计一个任意整数分频及占空比可调电路（一个控制分频一个控制占空比） 我来答 分享 微信扫一扫 新浪微博 QQ空间 举报 浏览7 次 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。

因此与门也输出高电平（1），再把这个与门的输出作为计数器的清零信号，这样每计数到30个脉冲与门就输出一次高电平（1），就完成了30分频，如果计数器的位数不够（比如74LS161是四位二进制计数器，最多只能计数到16个脉冲），那就用多个计数器级联使用，如上边题目中电路图。

首先找到一块74LS195芯片，将其J、K输入端连接到一起，将R、LOAD端连接高电平，将CP端连接脉冲信号，再将输出端从左到右、从上到下编号为Q0、QQQ3，如图所示。运用上面公式算出i=3，所以将Q2和Q3连接与非门反馈至J、K输入端，如图所示。

蛮简单的，图不知道有没有上传成功。CT即EP，ET都是计数时能端，都接高电平。CP为计数输入端。LD为预置使能端，这里不用，置高电平。QA，QB，QC.QD为输出端。十进制即为从0-9九种状态。RD是异步清零端，就是任何时候当RD为0时，QA，QB.QC.QD回到0重新开始计数。

添加一个74LS161芯片：添加一个与非门：由于需求是6位进制，6的二进制表示为0110，即输出QB和QC需要为1，才能进位，因此将输出QB和QC连接到与非门的输出A和B端口中：将与非门的输出Y连接入74LS161的CP端即可。

要得到1KHz的占空比为50%的方波,问最少需要几分频?T的初值设为多少?已...

1、上述定时器计数频率是1MHz ，计数周期为1Us，1KHz周期为1ms，定时器需要计数1us*500=0.5ms，500次计数8位定时器不能满足了。 用1：4分频吧，定时计数125次即设为FF－7D＝82。不晓得对不对，不过思路是这样的。

2、R1 数值不能小於1k ， R2 和C 决定要求方波频率，R2数值对比R1越大，占空比越接近50%。R1=2k ， R2=75k ，C= 0.01uF 频率=952Hz ， 占空比=50%。

3、如果要1KHZ，且占空比为50%，则R1取值为2K，C1，C2均为0.1微法。3脚为输出脚。具体频率由C1和R1共同决定。VCC取5V。

4、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。第一个的分频系数为20MHz/10KHz=2000，第二个的分频系数为10KHz/1KHz=10，再将第一个分频器的输出通过一个D触发器构成的2分频器（将q_n输出端反馈至d输入端，输出端q即为输入端clk的2分频）即可。

5、信号发生器输出的方波占空比为50%，要改变这个占空比，采用后一种途径，即用PWM控制器输出的信号直接控制BUCK变换器，而在保持导通时间不变的情况下将其信号进行二分频，得到占空比减半的信号来控制单端反激变换器。

5分频,占空比非50%的2-3分频电路怎么输入仿真信号周期

1、占空比50%的奇数分频：可以通过构建两个分别用上升沿和下降沿触发的计数器，然后将两个计数器的输出进行逻辑运算得到占空比为50%的分频时钟。小数/分数分频 小数分频可以转化为特定分频比电路设计问题。

2、偶数分频：优雅的逻辑设计从基础的2分频开始，通过触发器反接，Verilog用简洁的取反逻辑描绘了这一过程。要实现4和8分频，只需级联2分频器，而对大系数N分频，关键在于计数到N/2时翻转时钟，确保输出信号有稳定的50%占空比。

3、首先把要设置的信号点一下，然后找到一个像时钟一样的按钮，再点一下。接下来设置的问对话框就弹出来了。这个仿真里面用时钟周期要用ns（纳秒）作答单位，设成几十纳秒就行。另外，这个图应该是仿真结果，要在没有除权结果的仿真文件里面设置。

用verilog语言设计一个占空比为50%的16分频电路

1、//其中F_DIV为分频系数，分频系数范围为1~2^n （n=F_DIV_WIDTH）//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。//若分频系数为偶数，则输出时钟占空比为50%；//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分//频系数（当输入为50%时，输出也是50%）。

2、奇数分频：调整占空比的艺术非50%占空比的奇数分频与偶数分频类似，但当目标是50%时，就需要巧妙地结合双边沿特性，如通过“或操作”来实现。

3、用计数器实现，计数周期是12*10，每计数到5输出脉冲跳变一次。

4、以下代码可以实现40%占空比的分频，供参考。